單片集成的局限性及芯片互連和封裝技術(shù)的進(jìn)步，刺激了先進(jìn)異質(zhì)封裝的發(fā)展，即使用2.5D和3D方法對多個(gè)芯片進(jìn)行協(xié)同封裝。但這帶來了復(fù)雜的測試挑戰(zhàn)，也推動(dòng)了先進(jìn)封裝測試新標(biāo)準(zhǔn)和方法的研制。雖然許多有名的問題已經(jīng)解決，但對于先進(jìn)封裝的實(shí)施過程而言，現(xiàn)在仍處于早期。隨著走向大面積使用，******實(shí)踐和低成本方法將不斷發(fā)展。

將走向更多應(yīng)用

CyberOptics總裁兼首席執(zhí)行官Subodh Kulkarni說：“先進(jìn)封裝市場是一個(gè)非常有活力和高增長的市場。雖然它是特殊應(yīng)用的高端選擇，但我們相信它已經(jīng)做好了滲透到許多不同應(yīng)用的準(zhǔn)備”。KLA的ICOS部門總經(jīng)理PieterVandewalle說：一些領(lǐng)先應(yīng)用采用了先進(jìn)封裝，如包括HBM和GPU在內(nèi)的高性能計(jì)算和高端游戲處理器通常包括2.5D和3D封裝。

這項(xiàng)技術(shù)的驅(qū)動(dòng)力之一是，這種能力正在通過代工廠變得更加廣泛。Cadence公司數(shù)字與簽核組研發(fā)高級集團(tuán)總監(jiān)Vivek Chickermane說：“半導(dǎo)體代工廠正在提供這些封裝解決方案。而過去只有高度集成的IDM才能做到這一點(diǎn)?！盕ormFactor的首席營銷官Amy Leong說：但測試成本是需解決的大挑戰(zhàn)，需要在測試量和損失產(chǎn)量之間取得平衡。

先進(jìn)封裝面臨的技術(shù)挑戰(zhàn)

2.5D集成涉及某種中介層，具體技術(shù)因制造商而異。最常被討論的是硅中介層，因?yàn)樗С謽O其精細(xì)的線路，可以互連芯片上間距為55μm甚至40μm的微凸點(diǎn)（micro-bumps），比傳統(tǒng)的C4(可控塌陷芯片連接)凸點(diǎn)的間距更近，后者的典型間距在100μm或以上。

硅中介層由典型的芯片制造廠或代工廠制造，挑戰(zhàn)在于其成本。此外，它們的尺寸******只能是曝光的光場，盡管FormFactor指出，臺(tái)積電已經(jīng)取得了一些進(jìn)展，可使用多次曝光來制造更大的硅中介層。英特爾通過其“嵌入式多芯片互連橋”（EMIB）來解決這個(gè)問題，三星則使用有機(jī)“面板”。

3D集成中，芯片垂直疊加，采用面對面堆疊（F2F）、微凸點(diǎn)或混合鍵合進(jìn)行連接。當(dāng)一個(gè)芯片連接到另一個(gè)芯片的背面時(shí)，通硅孔（TSV）可將信號從芯片的有源區(qū)傳送到背面，以便與堆疊在其上的芯片進(jìn)行連接。TSV有其自身的風(fēng)險(xiǎn)。Chickermane說：“TSV有一些特定的缺陷機(jī)制，如裂縫、不完全填充和絕緣體壁上的針孔?！?/span>

測試點(diǎn)的選擇

對于異質(zhì)封裝，一個(gè)芯片成為整個(gè)組件的測試接入點(diǎn)。對于3D封裝，這自然是最底層的芯片，因?yàn)樗梢越佑|到封裝殼和外部世界。對于2.5D封裝來說，沒有一個(gè)自然的選擇，所以必須賦予一個(gè)芯片該角色。所有芯片的所有測試信號都將通過該主芯片，作為路由往返于其他芯片。

測試面臨的******挑戰(zhàn)是優(yōu)化測試插入的數(shù)量，并與報(bào)廢材料成本保持平衡。這個(gè)問題沒有一個(gè)正確的答案，它受到許多因素的影響。

已知好芯片的挑戰(zhàn)

在組裝的芯片上實(shí)現(xiàn)良好良率的關(guān)鍵之一是“已知好芯片”（KGD），是已通過晶圓分選的芯片。Synopsys公司高級技術(shù)營銷經(jīng)理Rita Horner說：“將芯片加入到一個(gè)封裝中，良率會(huì)平方化。即使有高良率的芯片，如果盲目組裝而不進(jìn)行測試，即使節(jié)省了芯片測試的成本，也會(huì)因?yàn)槌善仿侍投唤?jīng)濟(jì)。FormFactor表示，如果芯片的良率低于86%左右，就需要進(jìn)行鍵合前測試。要從KGD開始組裝。僅僅測試室溫下晶圓的性能并不夠。Leong說：“已知好芯片經(jīng)過測試確保在溫度下已知是好的”。

微凸點(diǎn)對晶圓探測帶來的挑戰(zhàn)

晶圓探測更大的挑戰(zhàn)來自于微凸點(diǎn)本身。這些微凸點(diǎn)非常小而精致，探針很難探到它們。Horner說：“探針幾乎會(huì)損壞微凸點(diǎn)。”微凸起點(diǎn)很難碰觸。Chickermane說，TSV就像一片森林。外圍最容易進(jìn)入。即使成功探測到，之后也可能難以可靠地進(jìn)行組裝。

一個(gè)常見的解決方案是使用“犧牲墊”。這些是比微凸點(diǎn)更大的墊子，但它們也帶來了挑戰(zhàn)。Leong說：“犧牲墊上沒有凸點(diǎn)。因此很難穿過微凸點(diǎn)的森林進(jìn)行探測。因此，有設(shè)計(jì)規(guī)則在犧牲墊周圍建立了大約50μm的保持區(qū)?！?/span>

但是不能為每個(gè)微凸點(diǎn)都放一個(gè)犧牲墊，而是利用空位有選擇地增加犧牲墊，以避免增加芯片面積。有很多方法可以處理這個(gè)問題： 

·只關(guān)注關(guān)鍵功能--尤其是那些永遠(yuǎn)不會(huì)在封裝之外出現(xiàn)的功能，后者可以在組裝后進(jìn)行測試。

·創(chuàng)建一個(gè)可重復(fù)現(xiàn)有路徑的影子路徑。用于測試，前提是它將遭受真正路徑會(huì)遭受的任何故障。

·在掃描配置中使用它們，或者使用多路復(fù)用器，這樣就可以用一個(gè)犧牲墊訪問多個(gè)微凸點(diǎn)信號。

Horner介紹把這一點(diǎn)發(fā)揮到了極致的方法：“犧牲墊主要用于連接JTAG接口，在那里可以進(jìn)行內(nèi)存BiST、邏輯BiST、掃描測試和I/O環(huán)回測試等測試，以驗(yàn)證一個(gè)芯片中的每一個(gè)功能。”

如果你不能用犧牲墊來測試每一個(gè)信號，那么你是不是在挑戰(zhàn)“已知好芯片”的概念？這就成了一個(gè)實(shí)際的經(jīng)濟(jì)問題。FormFactor的總裁兼首席執(zhí)行官M(fèi)ike Slessor說：“保證KGD的測試成本通常在經(jīng)濟(jì)上不可行。我們需要經(jīng)濟(jì)上可行的策略，以確?！?/span>足夠好芯片’”。

Leong補(bǔ)充說，KGD是在一個(gè)滑動(dòng)的尺度?！八偸菤w結(jié)為平衡測試覆蓋情況的行為，既可以捕捉較高概率/影響的問題，又可承擔(dān)較小問題通過最終測試所意味風(fēng)險(xiǎn)?！?/span>

如果使用犧牲墊，Leong指出，所有的微凸起都應(yīng)該在表征期間訪問。一旦知道芯片的正確性和可靠性，制造就可以過渡到使用犧牲墊。

劃片會(huì)影響已知好芯片

同樣重要的是要考慮到，在晶圓分選后，芯片被認(rèn)為是“已知好”。但即使在組裝之前，晶圓劃片也會(huì)引入裂紋和其他缺陷，因此將這些缺陷納入測試很重要--尤其是溫度過高可能會(huì)激活新的故障。此外，YieldHUB的首席執(zhí)行官John O'Donnell說：“有時(shí)一個(gè)芯片的性能會(huì)受到其他芯片的影響?！?/span>

當(dāng)幾個(gè)KGD疊加在一起時(shí)，就可以對它們進(jìn)行測試。那些通過的就是“已知好堆疊”（KGS）。將KGS組裝在基板上進(jìn)行下一步的2.5D集成，可以提高最終單元的良率。 

標(biāo)準(zhǔn)提供了已知的方法

通過外部封裝連接提供的有限互連來測試多個(gè)芯片，這一挑戰(zhàn)得到了許多標(biāo)準(zhǔn)的幫助。其中最著名的是聯(lián)合測試行動(dòng)組（JTAG）標(biāo)準(zhǔn)，正式名稱為IEEE 1149.1。

這是一種歷史悠久的方法，最初是為了測試芯片之間的電路板連接--即芯片外部的線路。它之所以流行，是因?yàn)樗€允許通過一個(gè)或多個(gè)內(nèi)部掃描鏈測試內(nèi)部芯片信號。

內(nèi)部測試在IEEE 1687中被正式確定。IEEE 1500進(jìn)一步支持通過將被測裸片的每個(gè)塊包在測試包裝（wrapper）中來測試這些功能塊。這種封裝方法在3月份發(fā)布的IEEE 1838中得到了進(jìn)一步擴(kuò)展。

1838是“主”芯片上JTAG和其他芯片的芯片包裝的結(jié)合。它包括了芯片堆疊的“測試電梯”的概念。Chickermane說：“用下面的芯片測試中間的芯片，中間的芯片測試上面的芯片等?！疁y試電梯’將測試協(xié)議帶到目標(biāo)芯片上?！?/span>

任何按照IEEE 1838標(biāo)準(zhǔn)進(jìn)行設(shè)計(jì)的人，都可以保證對所有的芯片進(jìn)行測試。這使得使用極少的犧牲墊變得更加容易。Horner說：“通過JTAG接口，可以使用PHY的內(nèi)部內(nèi)置模式發(fā)生器和檢查器運(yùn)行環(huán)回測試，而無需訪問每個(gè)I/O引腳。許多PHY具有內(nèi)置的自測試、冗余路徑和板載范圍功能，可以通過芯片的JTAG接口進(jìn)行訪問，以實(shí)現(xiàn)晶圓級測試。根據(jù)芯片所用測試方法，所有的塊都可以通過JTAG訪問。IEEE 1149、1500、1687以及新發(fā)布的1838等測試標(biāo)準(zhǔn)，可以實(shí)現(xiàn)封裝內(nèi)多芯片系統(tǒng)的端到端測試解決方案?！?/span>

需要注意的是，這些標(biāo)準(zhǔn)針對的是數(shù)字信號測試，而不是模擬信號。任何模擬信號的測試都需要特別考慮。如果使用犧牲墊，就需要考慮焊盤對任何模擬行為的影響。

先進(jìn)封裝設(shè)計(jì)工具和注意事項(xiàng)

雖然標(biāo)準(zhǔn)簡化了一些準(zhǔn)備測試的工作，但在設(shè)計(jì)時(shí)仍有許多需要考慮的問題。硅前規(guī)劃和分析是必要的，以確保硅后表征和測試步驟有獲取成功的******可能。

對于在制造中沒有通過犧牲墊或掃描鏈進(jìn)行測試的信號，需要進(jìn)行廣泛的分析，以確保高質(zhì)量的連接和無電遷移。輸出驅(qū)動(dòng)器必須在硅前進(jìn)行分析，并在硅后進(jìn)行表征，以確保它們足夠堅(jiān)固，能夠在多芯片封裝中可靠地工作。

對于數(shù)字測試，壓縮的外部向量在芯片上展開，然后生成一個(gè)簽名結(jié)果，讀出并驗(yàn)證。當(dāng)為多芯片測試設(shè)置準(zhǔn)備單芯片測試向量時(shí)，需要進(jìn)行一些簡單的記錄。

對于掃描鏈，序列化向量中的信號必須定位，以便一旦掃描進(jìn)去，所有的信號都在芯片內(nèi)的正確位置。通過在鏈上增加其他芯片，該鏈的長度變長，一個(gè)芯片上的信號現(xiàn)在只是鏈的一部分。所以，最起碼要把測試向量“鍵合出來”這樣每個(gè)芯片的所有測試向量都掃描到正確的位置。

這似乎應(yīng)該是一個(gè)簡單的過程，但如果這是對多個(gè)芯片的唯一處理方式，那么封裝內(nèi)的每個(gè)芯片都將自行測試，而其他芯片則等待輪到測試。通過同時(shí)測試多個(gè)芯片，可以減少測試時(shí)間和成本。至少，這需要合并來自不同芯片的向量，使所有的測試最終都在所有芯片內(nèi)的正確位置結(jié)束。但在這種情況下，人們必須密切關(guān)注電源、噪聲、熱問題以及其他任何可能使測試不可靠的問題。

測試經(jīng)常涉及到同時(shí)切換許多信號，因此設(shè)計(jì)時(shí)間分析是必要的，以確保一個(gè)芯片的測試不會(huì)干擾其他芯片的同步測試。Chickermane說：“這些工具提供了最多I/O切換的測試信息，這樣就可以進(jìn)行[功率/信號完整性/熱]分析”。在芯片設(shè)計(jì)過程中，盡可能發(fā)揮時(shí)鐘邊緣的作用，以減少同時(shí)切換，這可能會(huì)有所幫助。

使用的測試壓縮也可能很重要。Synopsys公司首席工程師Adam Cron說：“通常情況下，所使用的壓縮技術(shù)的架構(gòu)將決定是否能在芯片堆疊上下******限度地有效利用這些模式移植技術(shù)和頂層資源，例如，如果核心級模式被移植到封裝頂層，并且壓縮技術(shù)是流式壓縮(需要連續(xù)的數(shù)據(jù)進(jìn)入，同時(shí)觀察連續(xù)的數(shù)據(jù)流出)，則核心級掃描端口必須通過流水線注冊直接路由到頂層資源。這意味著在一組頂層掃描I/O資源上，一次只能測試一個(gè)核心。但打包壓縮方案可以利用一個(gè)掃描輸入和一個(gè)掃描輸出同時(shí)測試任意數(shù)量的核。”

設(shè)計(jì)和DFT工具可以幫助完成這個(gè)過程。其中一些已經(jīng)實(shí)現(xiàn)了自動(dòng)化，盡管這個(gè)過程仍處于初級階段，這意味著工具和方法學(xué)可能會(huì)不斷發(fā)展。一些處于這種封裝方法前沿的公司已經(jīng)開發(fā)出了內(nèi)部專有的方法。開放這些方法將有助于更廣泛的采用。

另外一個(gè)重要的考慮因素是，封裝中的不同芯片可能由不同公司制造，或者它們的DFT功能可能來源于不同的EDA公司，格式不兼容。這些都是可以解決的挑戰(zhàn)。不同芯片的引腳和測試接口有標(biāo)準(zhǔn)的通信方式。因此，即使設(shè)計(jì)的具體細(xì)節(jié)仍是專有的，也會(huì)有足夠的信息將它們集成到一個(gè)統(tǒng)一的測試中。

說了這么多，這些技術(shù)對于at-speed測試和模擬信號可能并不那么好用。Leong說：“人們不會(huì)進(jìn)行100%的速度測試?！毙枰~外的人工干預(yù)來處理這些考慮因素。

跟蹤冗余和監(jiān)控

制造細(xì)間距跡線（trace）的一個(gè)挑戰(zhàn)是跡線本身的良率。良品率很高時(shí)，但即使良品率是99%，而一個(gè)中介層上有幾十萬條跡線，那么每個(gè)中介層平均會(huì)有1000條或更多的故障。解決這個(gè)問題的辦法是提供冗余，這一點(diǎn)必須在設(shè)計(jì)時(shí)考慮。冗余有兩種基本方法。

被動(dòng)式冗余，或稱凸點(diǎn)式冗余。這為一個(gè)信號提供了多個(gè)微凸點(diǎn)，其理念是，如果一個(gè)微凸點(diǎn)發(fā)生故障，其他微凸點(diǎn)也不會(huì)發(fā)生故障。Global Unichip的首席技術(shù)官Igor Elkanovitch說：“絕大多數(shù)微凸點(diǎn)解決的是電源/地或低密度信號，如Serdes或通用I/O。我們的做法是復(fù)制這些微凸點(diǎn)，通常使每個(gè)信號有三到八個(gè)。因此，電源、地或信號的任何微凸點(diǎn)失效都不會(huì)導(dǎo)致芯片失效?！眕roteanTecs公司的系統(tǒng)副總裁Noam Brousard指出，對于PHY信號來說，無源冗余很可能不可行，因?yàn)镻HY信號緊密地?cái)D在一起?！懊總€(gè)信號使用3到8個(gè)微凸點(diǎn)對電源是有效的，但由于微凸點(diǎn)擁擠限制，在PHY領(lǐng)域并不適用。這是一種物理限制，與[PHY]標(biāo)準(zhǔn)無關(guān)?！?/span>

主動(dòng)冗余。這里提供了一定數(shù)量的冗余跡線--比如說每16條車道多出1條車道。如果其中一個(gè)標(biāo)準(zhǔn)車道發(fā)生故障，那么故障信號就可以利用芯片中的路由電路路由到冗余車道。在許多情況下，整個(gè)信號庫可能會(huì)轉(zhuǎn)移以實(shí)現(xiàn)這一點(diǎn)。然后將配置存儲(chǔ)在保險(xiǎn)絲中，以便在每次上電時(shí)實(shí)現(xiàn)正確的路由。Horner指出：“很多人在他們的芯片中放入了JTAG可以訪問的保險(xiǎn)絲?！?/span>

在許多情況下，這發(fā)生在最終測試時(shí)，配置是由測試人員設(shè)置的。但是，當(dāng)器件在其應(yīng)用中運(yùn)行時(shí)，監(jiān)控可以提供類似測試的功能，這種監(jiān)控可以檢測到信號隨著時(shí)間的推移而退化。因此，跟蹤有可能不是在測試時(shí)失效，而是在以后的車道中失效。

由于冗余激活必須存儲(chǔ)在未來的啟動(dòng)配置中，因此可能需要在應(yīng)用部署后對保險(xiǎn)絲進(jìn)行編程--而保險(xiǎn)絲需要更高的電壓來編程。但正如Brousard所指出的，“車道修復(fù)是一個(gè)獨(dú)立的機(jī)制。由于電壓轉(zhuǎn)換器已經(jīng)在芯片上實(shí)現(xiàn)，因此不需要外部電壓?？梢赃x擇將壞道存儲(chǔ)在系統(tǒng)的外部存儲(chǔ)器中。在這種情況下，HBM系統(tǒng)將在每次上電時(shí)從外部存儲(chǔ)器加載車道修復(fù)數(shù)據(jù)。"

電路內(nèi)監(jiān)控既可以增強(qiáng)制造過程中的測試，也可以在部署應(yīng)用后保持對信號的持續(xù)觀察。Fraunhofer IIS自適應(yīng)系統(tǒng)工程部先進(jìn)系統(tǒng)集成組長和高效電子學(xué)部門主管AndyHeinig說：“我們需要用于芯片/封裝接口的監(jiān)控器。零時(shí)間點(diǎn)存在的銅柱和C4凸起缺陷，在電學(xué)上是可見的，以后就會(huì)成為可靠性故障。硅、銅和C4之間的熱膨脹系數(shù)差異導(dǎo)致該界面的機(jī)械應(yīng)力，所以缺陷會(huì)在壽命期內(nèi)發(fā)生變化”。

這可能很難抓住。Heinig說：“我們需要一些東西來幫助識(shí)別制造后的裂縫，硅中的這些裂紋是由劃片過程產(chǎn)生。這些在熱循環(huán)后和產(chǎn)品壽命期間會(huì)變得更糟。硅中的小裂紋會(huì)變大并可能導(dǎo)致故障，我認(rèn)為這是一個(gè)可靠性問題，我們需要盡快識(shí)別。先進(jìn)工藝節(jié)點(diǎn)中使用的低Κ材料更容易受到這種現(xiàn)象的影響。我們看到更多的是由于硅裂紋導(dǎo)致的封裝內(nèi)芯片的問題?！?/span>

監(jiān)測可以采取多種形式，涵蓋許多不同的參數(shù)。例如，可以簡單地尋找信號開路、短路和橋接?；蚩梢愿M(jìn)一步，proteanTecs使用內(nèi)部監(jiān)測Agent來評估所有信號的眼圖。如果信號質(zhì)量開始下降，那冗余可以參與--甚至在產(chǎn)品正常運(yùn)行期間。Brousard說：“我們可以識(shí)別在任務(wù)模式下顯示出接近性能下限的特定引腳，并在其導(dǎo)致系統(tǒng)故障之前將其替代。我們可以看到每個(gè)引腳的退化情況，并且實(shí)際上可以建議用什么通道來替換?！?/span>

檢查和可追溯性

對封裝的考慮會(huì)退回到硅工藝本身，影響工藝控制。Vandewalle說：“每個(gè)芯片在加入多芯片封裝之前必須進(jìn)行檢查和測試，以驗(yàn)證其功能。典型的問題可能包括異物、放置過程中的錯(cuò)位，以及切割工藝造成的缺陷。”發(fā)現(xiàn)這些問題是至關(guān)重要的。CyberOptics公司研發(fā)副總裁Tim Skunes說?！半m然某些封裝方法比其他方法獲得了更大的發(fā)展勢頭，但任何方法都需要高精度的檢測和計(jì)量。”

CyberOptics的工程經(jīng)理Jim Hoffman指出：“制造商知道一個(gè)芯片達(dá)到何種扭曲或變形程度下仍能與另一個(gè)芯片很好地配合。檢測可以覆蓋低至25微米的特征，包括凸點(diǎn)高度、球體共面性、基板共面性、直徑和形狀、相對位置以及其他各種測量值?！?/span>

檢測則成為經(jīng)濟(jì)平衡的又一環(huán)節(jié)。Vandewalle說：“雖然在流程中增加檢測步驟會(huì)增加絕對投資，但會(huì)降低每個(gè)封裝的總成本，因?yàn)轭~外的流程控制會(huì)通過實(shí)現(xiàn)KGD提高整體良品率，消除錯(cuò)誤廢品，避免客戶退貨，造成大量返工，并對公司品牌造成潛在的負(fù)面影響?！?/span>

一些對安全至關(guān)重要的應(yīng)用--尤其是汽車--需要可追溯性，這樣，如果在使用一段時(shí)間后發(fā)現(xiàn)系統(tǒng)出現(xiàn)問題，就可以將故障一直追溯到制造芯片的晶圓上。PDF Solutions的業(yè)務(wù)開發(fā)總監(jiān)Dave Huntley說：“我們所關(guān)注的是，當(dāng)所有的芯片被組裝成一個(gè)單一的封裝時(shí)，能夠?qū)λ鼈冞M(jìn)行追蹤。”許多芯片都有一個(gè)ECID(電子芯片ID)，協(xié)助進(jìn)行這種追蹤。組裝過程和測試結(jié)果成為這種追蹤記錄的一部分。

SEMI E142標(biāo)準(zhǔn)將封裝中裸片的位置--X和Y位置以及堆疊時(shí)的Z位置--與該裸片在其原始晶圓上的X和Y位置聯(lián)系在一起。這使得晶圓測試結(jié)果可以在任何現(xiàn)場故障分析期間進(jìn)行審查--無論芯片是否具有ECID。

總結(jié)

最后，執(zhí)行的測試和檢查數(shù)量將取決于對最終良率的影響。這是一個(gè)優(yōu)化的過程，至少現(xiàn)在，每個(gè)多芯片封裝項(xiàng)目必須確定該項(xiàng)目的經(jīng)濟(jì)平衡點(diǎn)在哪里。隨著時(shí)間的推移，******實(shí)踐和經(jīng)驗(yàn)將使這一切變得更加簡單。